перемикачів затримка даної мікросхеми 23нс. Далі адресні сигнали надходять на DD2 К555ЛЕ4 - 15нс. Сумарна затримка мікросхем становить 38нс. Праллельно з ними відпрацьовує мікросхема контролю ліній звернення IOW і IOR - DD4/1 К155ЛЕ5 забезпечує затримку в 19нс що менше ніж затримка створювана DD1 і DD2
Далі сигнали з DD2 і DD4 надходять на DD3 яка додає до сумарній затримці ще 20нс, звідки на формирователе сигналу вибору для першого ОЗУ затримка складе 58нс. Так як для селекції другого ОЗУ використовується інвертор на DD3/1 то сумарна затримка складе 78нс. p> Для вибору загального буфера за сигналом OE сигнали управління проходять через DD4/4 і DD2/2 при проходженні через які сумарна затримка збільшитися на 35нс і складе відповідно: 93нс і 113нс. Сам буфер створює затримку 40нс, мікросхеми ОЗУ створюють затримку DD5-160 нс DD6-120нс. Звідки сумарна затримка схеми для першої та другої мікросхем складе: 293нс і 273нс. p> Враховуючи те що формування даних затримок починається на перших тактах звернення адреса виставляється в Т1 IOW, IOR у T2 тому до такту зчитування який настає через 0.8мкс або 800мк всі процеси завершуватися. Таким чином можна сказати що розроблений блок ОЗУ по тимчасових затримок повністю задовольняє вимогам процесора для роботи без тактів очікування. p> Розрахуємо споживану потужність розроблюваного блоку як суму потреблений всіх мікросхем + PDD2 + PDD3 + PDD4 + PDD5 + PDD6 + PDD7 = 55 +32 +22 +285 +300 +400 +400 = 1494мВт або в перерахунку на струм споживання складе 0.2899А .
Тимчасові діаграми роботи
Представлене в алгоритмі опис за завданням до курсової роботи реалізовано у вигляді тимчасової діаграми. Переходи сигналів між мікросхемами для наочності представлені штрихпунктирними стрілками. br/>В
Принципова схема розробленого модуля
В
