Реферат Розроблення VHDL-описом та синтез ЕЛЕМЕНТІВ прістроїв для зашіфрування ІНФОРМАЦІЇ

#39;1' when

'0 'when others; in5 select (3) <= '1' when

'0 'when others; model_S5; ieee; ieee.std_logic_1164.all; S6 is (in6: in STD_LOGIC_VECTOR (0 to 5); out6: out STD_LOGIC_VECTOR (0 to 3)); S6; model_S6 of S6 isin6 select (0) <= '1 'when

'0 'when others; in6 select (1) <= '1' when

'0 'when others; in6 select (2) <= '1' when

'0 'when others; in6 select (3) <= '1' when

'0 'when others; model_S6; ieee; ieee.std_logic_1164.all; S7 is (in7: in STD_LOGIC_VECTOR (0 to 5); out7: out STD_LOGIC_VECTOR (0 to 3)); S7; model_S7 of S7 isin7 select (0) <= '1 'when

'0 'when others; in7 select (1) <= '1' when

'0 'when others; in7 select (2) <= '1' when

'0 'when others; in7 select (3) <= '1' when

'0 'when others; model_S7; ieee; ieee.std_logic_1164.all; S8 is (in8: in STD_LOGIC_VECTOR (0 to 5); out8: out STD_LOGIC_VECTOR (0 to 3)); S8; model_S8 of S8 isin8 select (0) <= '1 'when

'0 'when others; in8 select (1) <= '1' when

'0 'when others; in8 select (2) <= '1' when

'0 'when others; in8 select (3) <= '1' when

'0 'when others; model_S8;

Код програми: ieee, my_lib; ieee.std_logic_1164.all, my_lib.my_func.all; DES is (my_in: in STD_LOGIC_VECTOR (0 to 5); my_out: out STD_LOGIC_VECTOR (0 to 3)); DES; S of DES isS1 (in1: in STD_LOGIC_VECTOR (0 to 5); out1: out STD_LOGIC_VECTOR (0 to 3)); component; S2 (in2: in STD_LOGIC_VECTOR (0 to 5); out2: out STD_LOGIC_VECTOR (0 to 3)); component ; S3 (in3: in STD_LOGIC_VECTOR (0 to 5); out3: out STD_LOGIC_VECTOR (0 to 3)); component; S4 (in4: in STD_LOGIC_VECTOR (0 to 5); out4: out STD_LOGIC_VECTOR (0 to 3)); component ; S5 (in5: in STD_LOGIC_VECTOR (0 to 5); out5: out STD_LOGIC_VECTOR (0 to 3)); component; S6 (in6: in STD_LOGIC_VECTOR (0 to 5); out6: out STD_LOGIC_VECTOR (0 to 3)); component ; S7 (in7: in STD_LOGIC_VECTOR (0 to 5); out7: out STD_LOGIC_VECTOR (0 to 3)); component; S8 (in8: in STD_LOGIC_VECTOR (0 to 5); out8: out STD_LOGIC_VECTOR (0 to 3)); component ;, x2, x3, x4, x5, x6, x7, x8: STD_LOGIC_VECTOR (0 to 5);, out2, out3, out4, out5, out6, out7, out8: STD_LOGIC_VECTOR (0 to 3);: S1 port map ( x1, out1);: S2 port map (x2, out2);: S3 port map (x3, out3);: S4 port map (x4, out4);: S5 port map (x5, out5);: S6 port map ( x6, out6);: S7 port map (x7, out7);: S8 port map (x8, out8); S;

Список ідентіфікаторів

Назва ідентіфікатораЗначення ідентіфікатораx1Вхідній вектор Довжина 6 біт, Який вікорістовується для підстановкі в первом S-блоці.x2Вхідній вектор Довжина 6 біт, Який вікорістовується для підстановкі в іншому S-блоці.x3Вхідній вектор Довжина 6 біт, Який вікорістовується для підстановкі в третьому S-блоці...